Aplicatie-FIFO

Implementarea unei memorii FIFO

IMPLEMENTAREA UNEI MEMORII FIFO

FIFO pe o placă de dezvolScopul acestei aplicaţii este implementarea unei memorii FIFO pe dezvoltare Digilent Spartan-3E sau Spartan-3.

1. Specificaţiile memoriei FIFO Schema bloc a memoriei memoriei FIFO este prezentată în figura 1.

Figura 1. Schema bloc a memoriei FIFO.

Capacitatea memoriei FIFO este de 8 cuvinte de câte 8 biţi. 8  biţi. Atunci când semnalul de citire rd  este activat, ieşirea data_out  a memoriei trebuie validată. validată. Atunci când semnalul de citire nu este activat, ieşirea trebuie trecută în starea de înaltă impedanţă. Atunci când semnalul de scriere wr  este activat, valoarea de la intrarea data_in a memoriei trebuie înscrisă  într-unul din cele 8 registre. Pointerii de citire şi de scriere indică indică registrul care trebuie citit, respectiv registrul care trebuie înscris. Pentru incrementarea pointerului de citire se utilizează semnalul rdinc, iar pentru incrementarea pointerului de scriere se utilizează utilizează semnalul wrinc.

1

2

Structura sistemelor de calcul

2. Proiectarea memoriei FIFO Creaţi un nou proiect pentru memoria FIFO. În pagina Project Settings a ferestrei de dialog New Project Wizard , selectaţi opţiunea Spartan-3E Starter Board pentru proprietatea  Evaluation Development Board . Asiguraţi-vă că proprietatea Preferred Language este setată la VHDL. Creaţi un nou modul VHDL pentru memoria FIFO şi numiţi acest modul  fifo8x8. Specif icaţi porturile de intrare şi de ieşire ale modulului conform figurii 1. În arhitectura acestui modul, scrieţi câte un proces pentru fiecare din următoarele elemente ale memoriei: pointer de citire, pointer de scriere, decodificator, set de registre, multiplexor şi buffer cu trei stări. Aceste procese vor comunica prin semnale interne care trebuie definite în partea declarativă a arhitecturii. Consideraţi că rst este un semnal de resetare sincronă. 3. Adăugarea unităţii de comandă Creaţi un nou modul VHDL pentru unitatea de comandă a memoriei FIFO. Acest modul (numit  fifo_ctrl în figura 2) are ca intrări principale semnalele de citire şi scriere ale memoriei, rd  şi wr , generând semnalele rdinc şi wrinc pentru incrementarea pointerilor de citire şi de scriere. Pentru semnalele rdinc şi wrinc se va genera câte un impuls pozitiv atunci când semnalul rd , respectiv wr , este 1 logic. În plus, unitatea de comandă va genera semnalele de stare empty şi  full. Semnalul empty va fi setat la 1 logic atunci când în memoria FIFO nu s-a înscris nici un cuvânt sau toate cuvintele înscrise au fost citite. Semnalul full va fi setat la 1 logic atunci când memoria FIFO conţine 8 cuvinte care nu au fost citite.

Figura 2. Schema bloc a memoriei FIFO pentru implementarea pe

placa Spartan-3E.

4. Adăugarea modulului pentru filtrarea oscilaţiilor Creaţi un modul VHDL pentru filtrarea oscilaţiilor butoanelor utilizate pentru gener area semnalelor rd  şi wr . Intrările şi ieşirile acestui modul, numit, de exemplu,  filtr , sunt ilustrate în figura 2. La apăsarea unuia din aceste butoane, pinul corespunzător al circuitului FPGA va fi conectat la 1 logic. Modulul pentru filtrarea oscilaţiilor butoanelor va fi instanţiat de două ori în modulul de nivel superior şi va genera un singur impuls la apăsarea butonului corespunzător. Pentru a crea modulul de filtrare a oscilaţiilor se pot utiliza şabloanele de limbaj. Selectaţi Edit   Language Templates sau executaţi un clic pe butonul Language Templates . Expandaţi şabloanele limbajului VHDL, expandaţi Synthesis Constructs, expandaţi Coding  Examples, expandaţi  Misc, iar apoi selectaţi şablonul numit  Debounce circuit . Inseraţi declaraţia semnalelor din şablon înainte de cuvântul cheie begin din modulul  filtr , iar celelalte linii din şablon după cuvântul cheie begin din acelaşi modul. Înlocuiţi şirurile de caractere şi cu clk, respectiv rst, iar apoi salvaţi fişierul filtr.vhd.

Implementarea unei memorii FIFO

5. Adăugarea modulului pentru afişaj Adăugaţi în proiect fişierul lcd_ctrl.vhd, conţinând controlerul pentru afişajul cu cristale lichide al plăcii Spartan-3E. Acest fişier este disponibil pe pagina laboratorului în arhiva fifo.zip. Acelaşi fişier se poate adăuga din proiectul exemplului de proiectare al ceasului de timp real. 6. Adăugarea modulului de nivel superior Creaţi un nou fişier VHDL pentru modulul de nivel superior (principal) al memoriei FIFO. Acest modul va avea ca intrări şi ieşiri semnalele indicate în schema bloc din figura 2. Mai întâi, declaraţi toate componentele utilizate. Declaraţi o funcţie hex2ascii pentru conversia unei cifre hexa în codul ASCII corespunzător; această funcţie a fost utilizată în modulul principal din exemplul de proiectare al ceasului de timp real. Instanţiaţi apoi componentele utilizate, conform schemei bloc.

7. Implementarea pe placa Spartan-3E Pentru implementarea memoriei FIFO pe placa de dezvoltare Spartan-3E se vor utiliza butoanele, comutatoarele şi afişajul cu cristale lichide al plăcii. Aceste periferice vor fi utilizate în felul următor: Cei 4 biţi superiori ai datelor de intrare pentru memoria FIFO vor fi introduşi de la comutatoarele SW3..SW0 ai plăcii Spartan-3E. Cei 4 biţi inferiori ai datelor de intrare vor fi introduşi de la comutatoarele SW1..SW4 ai unei plăci de extensie Pmod conectată la placa Spartan-3E prin conectorul J1. Datele de intrare vor fi afişate la primele două cifre ale afişajului cu cristale lichide. Octetul citit din memorie va fi afişat la alte două cifre ale afişajului cu cristale lichide. Semnalul rst va fi generat prin butonul South. Semnalul rd va fi generat prin butonul West . Semnalul wr va fi generat prin butonul East . Semnalul de stare full va fi afişat la dioda LED LD1. Semnalul de stare empty va fi afişat la dioda LED LD0. Pentru finalizarea implementării memoriei FIFO, parcurgeţi următoarele etape: 1. Din arhiva fifo.zip, adăugaţi în proiect fişierul de constrângeri fifo_spartan3e.ucf pentru specificarea conectării porturilor de I/E la pinii circuitului. 2. În modulul memoriei FIFO ( fifo8x8 în figura 2), conectaţi ieşirea multiplexorului la ieşirea data_out  pentru ambele stări ale semnalului rd . Astfel, ieşir ea data_out  va conţine cuvântul adresat de pointerul de citire în permanenţă, şi nu numai pe durata impulsului scurt al semnalului rd . 3. Compilaţi fiecare modul şi corectaţi eventualele erori sintactice. 4. Specificaţi utilizarea ceasului JTAG pentru programarea circuitului. Pentru aceasta, în panoul  Hierarchy selectaţi modulul de nivel superior, în panoul Processes executaţi un clic cu butonul din dreapta pe procesul Generate Programming File şi selectaţi opţiunea Process Properties. În fereastra Process Properties, selectaţi categoria Startup Options, iar pentru proprietatea FPGA Start-Up Clock  modificaţi opţiunea CCLK la JTAG Clock. 5. Realizaţi sinteza şi implementarea proiectului. Urmăriţi mesajele afişate în fereastra consolei şi corectaţi eventualele erori care apar. De multe ori, chiar şi mesajele de

3

4

Structura sistemelor de calcul avertisment pot indica faptul că sinteza nu s-a realizat corect, din cauza unor descrieri necorespunzătoare ale circuitului. 6. Generaţi fişierul de configurare (.bit) al circuitului FPGA. 7. Ataşaţi modulul periferic Pmod cu patru comutatoare suplimentare la conectorul J1 cu 6 pini al plăcii Spartan-3E. Cablul modulului Pmod trebuie ataşat la conectorul J1 cu partea inscripţionată în sus, presupunând că celălalt capăt al cablului este ataşat la modulul Pmod cu partea inscripţionată în jos. 8. Conectaţi placa de dezvoltare la un port USB al calculatorului printr-un cablu USB. 9. Conectaţi sursa de alimentare la placă şi mutaţi comutatorul de alimentare de lângă conectorul de alimentare în poziţia ON. 10. Configuraţi circuitul FPGA cu utilitarul iMPACT al mediului de proiectare Xilinx ISE. Pentru a lansa acest utilitar, în panoul Processes expandaţi procesul Configure Target Device şi executaţi un clic dublu pe procesul  Manage Configuration Project  (iMPACT). 11. Verificaţi funcţionarea memoriei FIFO prin scrierea unor cuvinte în memorie şi citirea lor. 12. După terminarea testării, închideţi fereastra ISE iMPACT, mutaţi comutatorul de alimentare al plăcii în poziţia OFF şi deconectaţi placa de la calculator .

8. Implementarea pe placa Spartan-3 În această secţiune sunt descrise modificările proiectului memoriei FIFO care trebuie efectuate pentru implementarea acestei memorii pe placa de dezvoltare Spartan-3. Pentru implementarea pe această placă, perifericele plăcii vor fi utilizate în felul următor: Datele de intrare ale memoriei FIFO vor fi introduse de la comutatoarele SW7..SW0 ale plăcii Spartan-3. Starea comutatoarelor va fi afişată la cele două cifre din stânga ale afişajelor cu 7 segmente. Octetul citit din memorie va fi afişat la cele două cifre din dreapta ale afişajelor cu 7 segmente. Semnalul rst va fi generat prin butonul BTN2. Semnalul rd va fi generat prin butonul BTN1. Semnalul wr va fi generat prin butonul BTN0. Semnalul de stare full va fi afişat la dioda LED LD1. Semnalul de stare empty va fi afişat la dioda LED LD0. Schema bloc modificată a memoriei FIFO este ilustrată în figura 3. Parcurgeţi următoarele etape pentru modificarea proiectului şi implementarea memoriei pe placa Spartan-3: 1. În fereastra ISE Project Navigator , selectaţi Project   Design Properties. În fereastra de dialog  Design Properties, pentru proprietatea  Evaluation Development Board selectaţi opţiunea None Specified. Pentru proprietatea Family selectaţi Spartan3 , pentru Device selectaţi XC3S200, iar pentru Package selectaţi FT256. Închideţi fereastra de dialog Design Properties. 2. Eliminaţi din proiect fişierele lcd_ctrl.vhd şi fifo_spartan_3e.ucf . Adăugaţi în proiect fişierul displ_7seg.vhd, care conţine modulul displ_7seg  pentru controlul afişajelor  multiplexate cu 7 segmente. Acest fişier este disponibil pe pagina laboratorului în arhiva fifo.zip. Din aceeaşi arhivă, adăugaţi în proiect fişierul fifo_spartan_3.ucf .

Implementarea unei memorii FIFO

Figura 3. Schema bloc a memoriei FIFO pentru

implementarea pe placa Spartan-3.

3. Deschideţi fişierul modulului principal fifo.vhd. Modificaţi porturile de ieşire ale entităţii fifo conform figurii 3, eliminând porturile pentru afişajul cu cristale lichide şi adăugând porturile pentru afişajul cu 7 segmente. 4. În acelaşi fişier, ştergeţi declaraţia componentei lcd_ctrl, declaraţia semnalului lcd  pentru afişajul cu cristale lichide şi asignările acestui semnal. Adăugaţi declaraţia componentei displ_7seg, conform definiţiei entităţii acesteia, şi înlocuiţi instanţierea componentei lcd_ctrl cu cea a componentei displ_7seg, conform figurii 3. Salvaţi f işierul fifo.vhd. 5. Creaţi un modul VHDL pentru un decodificator al afişajului cu 7 segmente şi denumiţi acest modul hex2sseg. Modulul are ca intrare codul de 4 biţi al unei cifre hexazecimale (hex) şi ca ieşire vectorul de 7 biţi pentru comanda segmentelor afişajului (sseg). Afişajul este cu anod comun, astfel încât pentru aprinderea unui segment al afişajului trebuie să se aplice un semnal 0 logic pe segmentul respectiv. În fişierul acestui modul, plasaţi cursorul după cuvântul cheie begin, selectaţi  Edit   Language Templates, expandaţi şabloanele limbajului VHDL, expandaţi Synthesis Constructs, expandaţi Coding Examples, iar apoi expandaţi  Misc. Executaţi un clic dreapta pe şablonul numit 7-Segment Display Hex Conversion şi selectaţi Use in File. Înlocuiţi semnalul LED cu sseg şi salvaţi fişierul hex2sseg.vhd. 6. Compilaţi modulul principal şi modulul hex2sseg creat, corectând eventualele erori sintactice. 7. Realizaţi sinteza şi implementarea proiectului. 8. Generaţi fişierul de configurare (.bit) al circuitului FPGA. 9. Conectaţi un cablu de programare USB sau un cablu paralel la o placă Spartan-3 şi la calculator. În cazul în care este necesară conectarea unui cablu paralel pentru configurarea circuitului FPGA, opriţi calculatorul sau utilizaţi funcţia  Hibernate. Conectaţi cablul la portul paralel al calculatorului şi la conectorul JTAG al plăcii, după care porniţi calculatorul. Important:  Nu conectaţi sau deconectaţi cablul paralel în timp ce calculatorul este pornit şi placa este alimentată, deoarece se poate distruge portul   paralel al calculatorului.

10. Conectaţi sursa de alimentare la placă şi alimentaţi placa cu o tensiune de 5 V. 11. Configuraţi circuitul FPGA cu utilitarul iMPACT. 12. Verificaţi funcţionarea memoriei FIFO. 13. După terminarea testării, închideţi fereastra ISE iMPACT şi opriţi alimentarea plăcii.

5