Sistemas Digitales
1.- Dado el siguiente circuito circuito determinar a) Ecuación Ecuación Caracterí Característica stica b) Tab Tabla la de Verd Verdad ad c) Tab Tabla la de hab habili ilitac tación ión
C
1
U1 N
0
U5
U3
0 NAND
U2
M
AND_2 NAND
*
CLK
Q
U4
U6
1
0
NAND NAND
AND_2
1
P
Q*
TABLA DE VERDAD P 0 0 1 1 1 1 1
C 0 1 0 1 1 1 1
N M - - - 0 0 0 1 1 0 1 1
CLK -
~P 1 0
Obs.: el clock no presenta dilatación de flancos por lo que se comporta como ENABLE
0 1 ~P
TABLA DE HABILITACION, para este fin nos centramos en las entradas N y M asumiendo a P y C en “1”.
N 0 0 0 0 1 1 1 1
M 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 0 0 1 1 -
0 0 1 1
0 1 0 0
N 0 1 0 x
M X 0 1 0
ECUACION CARACTERISTICA
X 1
X 1
0 1
=
0 0
+
̅
2.- Dado el flip flop MN analice su funcionamiento y desarrolle las funciones indicadas. ̅ N
0 0 1 1 1 1 1
0 1 0 1 1 1 1
0 0 1 1
M 0 1 0 1
dK -
~P 1 0
0 0 1 1
1 0
Función Conversión FF NM→FFJK Conversión FF D→ FFMN Conversión FF T→FFMN Conversión FF JK→FFNM
0 1 0 1
Para el desarrollo de este ejercicio debemos contar con la tabla de excitación de nuestro flip flop, siendo la no concedida la del M N.
N 0 0 0 0 1 1 1 1
M 0 0 1 1 0 0 1 1
Para MN 0 1 0 1 0 1 0 1
1 0 1 1 0 0 0 1
0 0 1 1
0 1 0 1
N 1 0 x x
Para JK M X X 0 1
0 0 1 1
0 1 0 1
Para D J 0 1 X x
Para T
0 0 1 1
0 1 0 1
T 0 1 1 x
K X X 1 0
0 0 1 1
0 1 0 1
D 0 1 0 1
Conversión FFMN → FFJK J 0 0 0 0 1 1 1 1
K 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 0 0 1 1 1 0
M 1 X 1 X 0 X 0 X
N X 1 X 0 X 1 X 0
M: 0 0
M 0 0 0 0 1 1 1 1
N 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 1 1 0 0 0 1
M 0 0 0 0 1 1 1 1
N 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 1 1 0 0 0 1
T 1 1 1 0 0 1 0 0
1 1
M:
N:
0 1
0 1
X X
D:
D 1 0 1 1 0 0 0 1
Conversión FFT→ FFMN
X X
N:
X 0 Conversión FFD→ FFMN
X X
0 0
1 0
1 0
=
1 1
+
T:
0 0
0 1
0 1
1 1
=
+
Conversión FFJK→ FFMN M 0 0 0 0 1 1 1 1
N 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 1 1 0 0 0 1
J 1 X 1 X 0 X 0 0
K X 1 X 0 X 1 X 0
J:
0 0
X X
X X
1 1
=
X X
0 1
0 1
X X
=
K:
Analizando el FF-MN te nemos las ecuaciones dadas es por ello finalmente tenemos el circuito final
U4
2
4
0
1
NO T
16
U9
0
U5
M
S
Q
R
Q
15
CLK N
NO T
14
U1:A
3
14 NO T
U6
7 9
U8 2 3
AN D_ 2
U7
OR
D
3 5 4 6
U3:A
4 S
Q
R
Q
5
CLK 6
7 9
3 AN D_ 2
3 5 4 6
4
2
OR
T
S
Q
R
Q
5
6
1
0 AN D_ 2
0 U 14
U 15
6 12
J
S
Q
R
Q
11
CLK K
8
NO T
U2:B
7
9 NO T
2
EN A B X0 X1 X2 X3 10174
CLK
U 13 U 11 NO T
Z
U16:A 14
7474
AN D_ 2
U 12
X0 X1 X2 X3 10174
1
U 10
EN A B
10
7476
Z
2
3.- SE TIENE UN SISTEMA DIGITAL COMPUESTO DE TRES BLOQUES B1,B2, CUYAS SEÑALES DE SALIDA SE MUESTRAN A CONTINUACION. DISEÑAR LOS CIRCUITOS DIGITALES DE LOS BLOQUES B1,B2 Y B3.
4..- Diseñar un circuito digital; que permita determinar los resultados de una competencia atlética, en el cual
participan 8 personas por vez. El circuito digital , al final de la competencia debe mostrar los resultados en dos displays Displays 1: Orden de llegada de cada competidor Displays 2: Código de competidor Solución:
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
Q0 Q1 Q2 Q3 14 1
EI
2 3
EO
CKA CKB
QA QB QC QD
1 14
0 0
1
R0(1) R0(2)
2
CKB CKA
1
QD QC QB QA
11 8 9 12
0 0
10 9 8 7 6 5 4 3 25 24 21 23 2 20 22 27
0 0
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12
D0 D1 D2 D3 D4 D5 D6 D7
CE OE WE
RDY/B
11 12 13 15 16 17 18 19
1
2
2
f=0.2Hz
3
1
14 1
2 3
CKA CKB
7 1 2 6 4 5 3
QA QB QC QD
12 9 8 11
2
2
3
3
A B C D BI/RBO RBI LT
QA QB QC QD QE QF QG
13 12 11 10 9 15 14
3
# PUESTO
1
1
2
3
1 1
1
0 0
3
1
3 R0(2) 2 R0(1)
SENSORES
12 9 8 11
2
2
3
2
3
3
7 1 2 6 4 5 3
A B C D BI/RBO RBI LT
QA QB QC QD QE QF QG
13 12 11 10 9 15 14
# PARTICIPANTE
R0(1) R0(2)
Reloj para la vizualisacion de l os resultados cada 5 segundos
Las salidas de los sensores son llevados a la compuertas or para la habilitación de una de ellas, de acuerdo al problema : la condición es que cada jugador llega a la meta uno por uno , esto ayudara a que solo una señal de los 8 sensores pase a la salida y esta sea reconocida como un flanco de bajada para que el contador empiece a generar su primer estado que servirá como bus de dirección para la memoria y esta señal de cada sensor se codificado y almacenado al mismo tiempo en que el competidor haya llegado a la meta, y así hasta completar a los 8 competidores, para el ultimo competidor : otro contador de
modo 8 , mandara una señal de decodificación exclusivamente para el estado 111 , y activara el modo de lectura de la memoria inhibiendo las salidas del codificador y haciendo que el contador empiece a contar nuevamente pero con la señal de reloj de 0.2Hz para la lectura de los datos que serán llevados a los decodificadores de 7 segmentos en la los datos señalan el número del competidor y el puesto en que llego , estos resultados se mostraran cada 6 segundos para su mejor observación.
5. PARA EL CIRCUITO MOSTRADO GRAFICAR LAS SALIDAS
Considerando F=10HZ
SOLUCION Para el primero flipflop-D, su ecuación característica es: =
Para el segundo flipflop-D, su ecuación característica es:
=
6. DISEÑAR EL CIRCUITO DIGITA MEDIANTE QUEPERMITA REALIZAR LA TR5ANSFERENCIA DE DATOS ENTRE 4 REGISTROS A,B,C Y D CADA UNA DE 4 BITS SOLUCION:
S15 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0
S14 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0
S13 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
S12 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
S11 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1
S10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
S9 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1
S8 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0
S7 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0
S6 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0
S5 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0
S4 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
S3 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0
S2 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0
S1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0
S0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
CLK ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑
FUNTION A→A A→B A→C A→D B→B B→A B→C B→D C→C C→A C→B C→D D→D D→A D→B D→C
CLEAR=ACTIVA EN NIVEL BAJO(RESETEA TODOS LOS REGISTROS) Para este circuito se usó los integrados 74153 que son mux 1:2 de dos bits , para el problema usaremos dos para obtener 4 bits y usaremosbúferes 74244 activas en bajo ,usaremos dos de ellas ,una para que valla directo a otro registro y la otra para cargar un dato al registro , como podrá ver usamos registros universales 74194 con load síncrono , se muestra una tabla de se usa como señal de control y como habilitación para los mux y los búferes, presenta una señal load que permite la transferencia de datos y otra que permite borrar todos los registros para una próxima carga de datos en cualquiera de ellas .
7. -DISEÑAR UN CIRCUITO DIGITAL PARA GENERAR Vo
U9 U15
Q1
Q2
Q3
Q4
Q5
U8 Q
U6(VCC)
NOT
NAND
NOT PNP
U6
8
4
R
C C V
Q DC
5
2
C4
R6
3
1M
TR
D N G
TH
R
C C V
3 Q
Q
6
2
C2
555
PNP
PNP
PNP
R2
R3
R4
R5
1M
2M
3M
4M
5M
CV
TR
D N G 1
1uF
PNP
R1
7
DC 5
1
U13
4
7
CV
U12
U1
8
6
TH
555
C1
1uF
1uF NOT
AND
U10
U11
U14
NOR AND
NAND
C3
U2 3 4 5 6
10uF
U7 Q NOT
7 10 2 9 1
D0 D1 D2 D3 ENP ENT CLK LOAD MR
U3 Q0 Q1 Q2 Q3 RCO
14 13 12 11 15
1 2 3 6 5 4
U5 NOT
A B C E1 E2 LE
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
15 14 13 12 11 10 9 7
74HC137
74161
U4
NAND_3
Para el siguiente circuito se puede apreciar dos timer 555 configurados en modo monoestable ,una lista para generara pulsos de 1,2,3,4,5 segundos y el otro para generar pulso de 1 segundo ,tenemos la presencia de transistores PNP en modo saturación para la elección de una resistencia para el tiempo de activación del pulso ,con un solo condensador para la carga y descarga ,contamos también con un decodificador de 3:8 para la elección de la saturación de un transistor ,en la que la los estados que ingresaran al decodificador es un contador de mod(6) ,cada pulso es enviado al detector de flanco para que genera un disparo y active al timer de pulso 1 segundo,que a su vez esta activa también al timer de varios pulsos , con el detector de flanco para que genere el pulso correspondiente ,antes de comensartoo el sistema , se hiso un demx de 1:2 para que permita el paso de la señal de carga del condensador para la activación del timer de 1 segundo para que active todo el proceso y asi sucesivamente.
8. DISEÑAR UN CRONOMEYRO PARA 60 SEG(00-59) UTILIZANDO FF-JK Y CON VISUALISADORES DISPLAY NUMERICO. SOLUCION: CLKB
1 2 6 4 5
12 2
15
Q
S
2
J CLK
14
Q
R
K
4
15
Q
S
1 16
2
J CLK
14
Q
3
R
K
4
15
Q
S
1
J CLK
16
14
3
Q
R 3
1 2 13
2
K
4
15
Q
S
1 16
J CLK
14
Q
R 3
K
4 2
1
2
15
Q
S
J CLK
14
Q
R
K
4
15
QA QB QC QD QE QF QG
A B C D BI/RBO RBI LT
7 1 2 6 4 5 3
13 12 11 10 9 15 14
Q
S
1 16
14
Q
R 3
QA QB QC QD QE QF QG
J CLK
3
13 12 11 10 9 15 14
2
CLKA CLKA
16
A B C D BI/RBO RBI LT
7 1 2 6 4 5 3
K
4
15
Q
S
1 16
J CLK
14
Q
R 3
K
4 F=16.7 Hz 1 16
9. = = = = = = = =
+ + + + + + +
+
Desarrolle: a) Tabla de estados b) Determinar secuencia de estados Como se sabe: =
+
Para el FF-JK #4: =
+
=
(
)+
=
(
)+
=
(
) +(
+ +
+ +(
+
)
Para el FF-JK #3: = =
+ (
+
)+
+
Para el FF-JK #2: = =
+ (
+
)+
+
)
Para el FF-JK #1: = =
+ (
+
a) Tabla de estados N 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
N 2 13 12 9 11 7 8 6 10 4 15 1 3 0 5 4
b) Secuencia de estados La secuencia es: 0, 2,12,3,9,4,11,1,13,0,2,….
0 1 1 1 1 0 1 0 1 0 1 0 0 0 0 0
0 1 1 0 0 1 0 1 0 1 1 0 0 0 1 1
1 0 0 0 1 1 0 1 1 0 1 0 1 0 0 0
0 1 0 1 1 1 0 0 0 0 1 1 1 0 1 0
+
)+
(
+
)
10. DISEÑAR UN RELOJ DIGITAL PARA MOSTRAR EN 4 DISPLAYS LAS HORAS 00-23 MINUTOS 00-59 SOLUCION
f=16.7 Hz
4 1 1
2 3 6 7
A B K K C C
) ) ) ) 1 ( 2 ( 1 ( 2 ( 0 0 9 9 R R R R
0 1 2 3 Q Q Q Q 2 9 8 1 1 1
4 1 1
2 3 6 7
A B K K C C
) ) ) ) 1 ( 2 ( 1 ( 2 ( 0 0 9 9 R R R R
0 1 2 3 Q Q Q Q 2 9 8 1 1 1
7 1 2 6 4 5 3
4 1 1
2 3 6 7
A B K K C C
) ) ) ) 1 ( 2 ( 1 ( 2 ( 0 0 9 9 R R R R
0 1 2 3 Q Q Q Q
4 1 1
2 3 6 7
A B K K C C
) ) ) ) 1 ( 2 ( 1 ( 2 ( 0 0 9 9 R R R R
0 1 2 3 Q Q Q Q
2 9 8 1 1 1
2 9 8 1 1 1
7 1 2 6 4 5 3
7 1 2 6 4 5 3
7 1 2 6 4 5 3 I T A B C D O B B R L R / I B
A B C D E F G Q Q Q Q Q Q Q 3 2 1 0 9 5 4 1 1 1 1 1 1
I T A B C D O B B R L R / I B
A B C D E F G Q Q Q Q Q Q Q 3 2 1 0 9 5 4 1 1 1 1 1 1
I T A B C D O B B R L R / I B
A B C D E F G Q Q Q Q Q Q Q 3 2 1 0 9 5 4 1 1 1 1 1 1
I T A B C D O B B R L R / I B
A B C D E F G Q Q Q Q Q Q Q 3 2 1 0 9 5 4 1 1 1 1 1 1
12.-PARA EL CIRCUITO SIGUIENTE CONSIDERE D .IDEALES CALCULAR: A) A PARTIR DEL CIRCUITO DE CARGA DETERMINAR Tc,Tc B) A PARTIR DEL CIRCUITO DESCARGA DETERMINAR : Td,Tc C) CALCULAR T, F D) CALCULAR DC %
Es un tipo de temporizador 555 utilizado como multivibrador estable = 0,75 = 0,75
Según dato: a)
b)
= 0,75∙220 ∙10 = 1,65 = = 220 ∙10 = 2,2
= 0,75 =
= 0,75 ∙470 ∙ = 3,525 = 470 ∙10 = 4,
15.- Considere el diagrama siguiente y determinar: a) Tabla de verdad b) Diseño del circuito c) Circuito diseñado con JK
011
0/0
0/0 1/1 0/0 001
1/0
1/1
010
0/0
0/0 100
Podemos notar que es una maquina de Estado de Mealy Empezaremos deduciendo su mapa de estados simplificado. Ent Est
0
1
∕ 0
∕ 1
∕ 0
∕ 1
∕ 0
∕ 0
∕ 0
∕ 0
1/1
1/1
000
∕ 0
∕ 0
De aquí deducimos que existe una sola entrada = {0,1}
Y 5 estados por lo tanto 3 flip flop ,
,,
,
,
" "
Ya con estos datos hallamos la tabla de verda
0 1 2 3 4 5-7 8 9 10 11 12 13-15
X 0 0 0 0 0 X 1 1 1 1 1 X
0 0 0 0 1 X 0 0 0 0 1 X
0 0 1 1 0 X 0 0 1 1 0 X
0 1 0 1 0 X 0 1 0 1 0 X
Y 0 0 0 0 0 X 1 1 1 1 0 X
0 0 0 0 0 X 1 1 0 0 0 X
1 0 1 0 1 X 0 0 0 1 1 X
1 1 0 1 0 X 0 0 0 0 1 X
Simplificación :
0 0 0 0 X X 1 1 0 0 X X
= :
∙ =1
X X X X 1 X X X X X 1 X
1 0 X X 1 X 0 0 X X 1 X
X X 0 1 X X X X 1 0 X X
1 X 0 X 0 X 0 X 0 X 1 X
X 0 X 0 X X X 1 X 1 X X
0 0 1 1
0 1 0 1
0 1 X X
X X 1 0
̅
̅ 1
1
0
0
0
1
0
0
0
1
=
:
+
=
+
: ̅
̅ 1 0
1 0 1
0
1 0
1
= :
:
+ = ̅
1 ̅ 1
0
0
0
0
1
:
̅ 0
X
X
0 =
1
1
0
0
1
1
0
0
1
0
0
Utilizando FF-JK el circuito final es :
U1 3
Y
?
U8 AND_ 2
AND_3
U3
X
U1 2
0
AND_ 2 AND _2
U6
U5
U4
4 1 OR
NOT
16 AND _3
U1:A
2
J
S
CLK
1
K
R
U7
15
Q
9 6 OR
14
Q
3
12
J
S
CLK
2
K
R 8
7476
U1 0 CLK
C1
U1:B
7
U1 1
10uF
U9 _2 AND OR
AND _2
Q
11
1 Q
10
7476
U2:A
2
4
16
J
S
CLK
3
K
R 3
Q
Q
15
14
7476