Estudio de Flip Flop

2011 Laboratorio de electrónica digital

Grupo 2 LOGICA LO GICA SEC SECUEN UENC CIA L Est udio d E f l ip f l o p 2 4/ 0 6/ 2 01 1

LABORATORIO DE ELECTRONICA DIGITAL

24 de junio de 2011

MANTENIMIENTO ELECTRONICO E INSTRUMENTACION INDUSTRIAL (110291)


ESTUDIO DE FLIP FLOP

INTEGRANTES: ARMANDO ESTRADA GONZALEZ MARLON MEJIA GONZALEZ FREDDY BARRERA REINALDO RIVERA ELVIS AVILA AVILA CATHY LEE GRAU MARTHA SUAREZ PROFESOR: EFRAIN

SENA

CENTRO PARA LA INDUSTRIA PETROQUIMICA

LOGI CA SECUENCI AL

Estudio Es tudio de flip flop


24 de junio de 2011

MARCO TEORICO

CIRCUITOS SECUENCIALES Un sistema secuencial se caracteriza por que las variables de salida (unos o ceros Lógicos), en un determinado instante, dependen de la variables de entrada (unos o ceros) en ese instante y del valor que en el instante anterior tuvieran las propias variables de salida. Son sistemas capaces de memorizar cierta información de lo sucedido con anterioridad en un determinado momento, y utilizar esta información, con juntamente con una combinación lógica de sus entradas, para determinar el futuro estado del sistema considerado.

Un sistema secuencial está compuesto de dos partes bien diferenciadas: - Una parte de almacenamiento de información. - Una red combinacional que va a generar las órdenes de control del sistema. Los términos y nomenclatura propia de los sistemas secuenciales son: - Qt: valor de la salida en un instante de tiempo (t). - Qt-1: valor de la salida en un instante de tiempo anterior (t-1). - Xt: valor de la entrada X en un instante de tiempo (t). - Yt: valor de la entrada Y en un instante de tiempo (t). Dentro de los circuitos secuenciales se pueden encontrar dos tipos: Sistemas secuenciales asíncronos y sistemas secuenciales síncronos. Los sistemas secuenciales asíncronos poseen la característica de que los cambios en las señales de salida se producen en el mismo instante en que se modifican las señales de entrada.

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Estudio Es tudio de flip flop


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En los sistemas secuenciales síncronos es necesaria la existencia de una señal particular, llamada de sincronismo, para que las variables de entrada modifiquen las señales de salida. BIESTABLES: Los biestables son circuitos combinacionales capaces de conservar indefinidamente su salida en uno de los dos estados lógicos mientras no exista una orden de cambio. La orden de cambio o de disparo es generada por el sistema combinacional de control. Esta característica de retención de la señal de salida, hace que el biestable sea la célula elemental en la formación de memorias. Los biestables se agrupan en varios bloques dependiendo de factores tales como:

- Tipos de entradas. - Tipo de señal de sincronismo. Una señal de sincronismo es una señal de onda Cuadrada que marca la pauta temporal de sincronización del sistema secuencial. Dependiendo de la señal de entrada los tipos de biestable son: - Biestable R -S. - Biestable J - K. - Biestable D. - Biestable T. Dependiendo de la señal de sincronismo los tipos de biestables son: - Asíncronos: Son aquellos biestables que no disponen de señal de sincronismo o de reloj. Los tipos de biestables asíncronos son: - Biestable asíncrono R - S. - Biestable asíncrono J - K. - Biestable asíncrono D. - Biestable asíncrono T. - Síncronos: Son biestables que tienen señal de sincronismo o de reloj. Esta señal va a sincronizar los cambios en la señal de salida. Dependiendo del tipo de señal de sincronismo de que disponga el biestable existen las siguientes clases de biestables síncronos: - Activados por nivel: - Activados por flanco en la señal de sincronismo - Activados por nivel El cambio de nivel lógico en la señal de sincronismo habilita a la señal de entrada para que cambie la señal de salida. Por ejemplo, un biestable síncrono activado por nivel lógico (cero lógico o uno lógico) cambia la señal de salida en el instante en que la señal de sincronismo pasa de valer cero a valer uno lógico, o viceversa. Biestables síncronos activados por nivel son: LOGI CA SECUENCI AL

Estudio de flip flop


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- Biestable síncrono activo por nivel R - S. - Biestable síncrono activo por nivel J - K. - Biestable síncrono activo por nivel D. - Biestable síncrono activo por nivel T. - Activados por flanco en la señal de sincronismo: El flanco de cualquier señal es la zona de señal que está situada en la transición de un nivel lógico a otro.

Si el cambio se produce de nivel alto (uno lógico) a nivel bajo (cero lógico), el flanco es denominado de bajada. Si por el contrario el cambio se produce de nivel bajo a nivel alto, el flanco es denominado de subida. Biestables activados por flanco son: - Biestable activado por flanco J - K. - Biestable activado por flanco R - S - Biestable activado por flanco D. - Biestable activado por flanco T. Los biestables más usados en electrónica suelen ser todos aquellos que disponen de señal de sincronismo o de reloj. Los biestables síncronos, que disponen de señal de sincronismo, van a ser tratados con más profundidad en el presente capítulo. BIESTABLES SINCRONOS: Se caracterizan porque sólo se permiten cambios en la salida cuando la señal de sincronismo está al nivel correcto (activo por nivel), o en el flanco adecuado (activo por flanco) y se denominan biestables síncronos porque funcionan bajo modo síncrono, es decir, bajo un señal de sincronismo. El modo de funcionamiento síncrono tiene dos importantes ventajas sobre el funcionamiento bajo modo asíncrono las cuales son: - Permite que los cambios en el sistema se realicen sólo cuando se tenga la seguridad de que las diferentes señales que actúan sobre él estén presentes. LOGI CA SECUENCI AL



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- El ruido electrónico, o las señales que provocan interferencias, solamente tienen la posibilidad de actuar en los tiempos marcados por la señal de sincronismo. Las partes de que se compone un biestable síncrono son las siguientes :

- Preset: señal de puesta a ‘1’. Si en el terminal preset tenemos un nivel alto (‘1’ lógico), la salida Q pasa a valer nivel alto. - Clear: señal de puesta a ‘0’. Si en el terminal clear tenemos un nivel alto (‘1’ lógico), la salida Q pasa a valer nivel bajo. - Clk: señal de sincronismo o de reloj. Es la que marca los tiempos de cambio en la señal de salida. - Entradas X Y: son las entradas lógicas del circuito secuencial. - Salida Q: señal resultante o de salida del circuito secuencial. - Salida Q : señal de salida negada (si Q = 1 entonces Q = 0). En el caso de que las señales de PRESET y CLEAR estén al mismo tiempo a nivel alto, no actuará ninguna de las dos señales. Dentro de los biestables síncronos existen básicamente tres tipos o clases, según su modo de disparo o de sincronización que son: - Modo Nivel: un cambio en la salida de estos biestables sólo está permitido mientras la entrada de reloj permanezca en un determinado nivel (bajo o alto), dependiendo del biestable de que se trate. En este modo el biestable se llama “Latch”. - Modo Balanza o Toggle: los datos de la entrada se toman en el flanco de subida de la señal de reloj y se hacen efectivos en la salida en el flanco de bajada de la señal. En este modo el biestable es denominado “Flip-Flop”. - Modo Edge o Flanco: los datos de entrada se toman en un determinado flanco y su presentación en la salida se efectúa en el mismo flanco. En este modo también se denomina al biestable “Flip-Flop”.

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BIESTABLE “D” ACTIVO POR NIVEL (LATCH) Un latch es un biestable que funciona con una señal de sincronización activa por nivel.

Este biestable dispone de: - Señal de sincronización (E): es la que marca, al nivel adecuado, cuándo se pueden permitir cambios en la salida. - Señal de entrada (D): es el dato de entrada y puede ser o ‘1’ o ‘0’ lógicos. - Señal de salida (Q): es el dato de salida y puede ser ‘1’ o ‘0’ lógicos. - Señal de salida inversa (Q): es el valor lógico inverso de la salida Q. - Señal de preset (PRE): señal asíncrona que cuando está a nivel alto pone la salida Q a nivel alto, independientemente de cómo esté la entrada D. - Señal de clear (CLR): señal asíncrona que cuando está a nivel alto pone la salida Q a nivel bajo, independientemente de cómo esté la entrada D. Todos los biestables tienen una tabla de funcionamiento (tabla de verdad) que relaciona las distintas señales de entrada y control, con la salida Q. La tabla de verdad de un biestable “D” es la siguiente:

Estas tablas se leen por filas de arriba a abajo y dentro de cada fila se lee de izquierda a derecha. Por ejemplo, la primera fila de esta tabla quiere decir que independientemente del estado de la entrada D (símbolo X), cuando la señal de sincronización E vale cero lógico, la salida Q es la misma que en el instante anterior (Qt-1). LOGI CA SECUENCI AL



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Cuando la entrada de sincronismo E está a nivel alto, la salida Q seguirá en todo momento los valores de la entrada. Cuando E está a nivel bajo la salida Q es la misma que en el instante anterior, es decir, es Qt-1. Las señales de control tienen prioridad sobre el resto de las señales del circuito. Si la señal de CLEAR está a nivel alto, la salida será cero independientemente del resto de las señales.

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BIESTABLE SINCRONO J-K ACTIVO POR FLANCO ( M/S) El biestable J-K síncrono activo por flanco es un biestable que tiene dos entradas de datos, denominadas J y K, y tiene una señal de sincronismo (onda cuadrada) que permite cambios en la salida cuando existan flanco (subida o bajada dependiendo del biestable) en ella .

La descripción de cada patilla o terminal del biestable es la siguiente: - Señal de sincronización (CLK): en este terminal actúa la señal de reloj (onda cuadrada), cuyos flancos marcan la zona donde puede haber cambios en la salida Q. - Señales de entrada (J y K): la combinación de ‘0’ y ‘1’ en estos dos terminales determina el valor lógico de la salida. - Señal de salida (Q): esta señal es la salida del dato que puede ser ‘0’ ó ’1’ lógicos. - Señal de salida inversa (Q): es el valor lógico inverso a la salida Q. - Señal de preset (PRS): señal asíncrona que cuando esta a nivel alto pone la salida Q a nivel alto independientemente de cómo estén las entradas J y K. - Señal de clear (CLR): señal asíncrona que cuando está a nivel alto pone la salida Q a nivel bajo independientemente de cómo estén las entradas J y K.

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En este laboratorio de electrónica digital, conoceremos más a fondo la estructura y funcionamiento de los flip flop; RS, JK, D y T. con el uso de compuertas ANDOR-NOR. Para esta práctica se obtuvieron con anterioridad los implementos ya previamente listados en el laboratorio, por lo cual en el grupo de trabajo se formulo el método para resolver la actividad para luego realizar la conclusión de que se aprendió de todo esta nueva practica de laboratorio. Con la ayuda de la red, se consultara temas que no se han tenido claro y que aun no se conocen y el programa ISIS o (proteus) se simularan todos los circuitos con cada una de las compuertas para verificar por medio de este si la practica en Protoboards con todos los implementos estará funcionando como se simulara y en caso de no ser así se consultaría con otras fuentes y se ratificaría si esta correcto.

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INTRODUCCION

Desde muchas épocas pasadas el hombre ha jugado y maniobrado con la energía a su máximo favor, con tal de sacarle el mayor provecho y aplicación a muchos campos de la ciencia, uno de esas grandes aplicaciones es direccionado a todas las ramas de la electrónica. Y en este caso especifico a la digital en el uso de compuertas para diseñar circuitos secuenciales flip flop con capacidad de memoria. Este circuito secuencial es una de las partes de muchos circuitos que están incorporados a grandes prototipos. El principal ingrediente para que este circuito funcione es una señal cuadrática o pulso de energía con flancos negativos y positivos que varían en el tiempo o el retardo natural asociados al trabajo de las compuertas lógicas en una implementación. Para la realización de este laboratorio lo más importante que se debe destacar es la comprensión de cada tipo de flip flop, su implementación y la onda o señal de salida que genera cada circuito secuencial.

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SOLUCION DE LABORATORIO.

1. DIAGRAMA DE ESTADOS DE LOS FLIP PLOP:



FLIP FLOP (SR);

S

1

R

0

-Q=0

Q=1

S

R

0 1

0 0



S S

R

0

1 1

1

K 0 1

Q=1

-Q=0

K J

0 1 1

0 1

FLIP FLOP (JK); J

J

0 0

R

0 0 1

J

K

0 1 1 LOGI 1 CA SECUENCI AL

0 0

K 0 1

1

1



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D 

1

FLIP FLPOP (D);

Q=1

-Q=0

D

D

0

1 D 0



FLIP FLOP (T);

T 1 0

0 1

Q=1

-Q=0

T 0

T

1

T 1

0

1

1

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OBJETIVOS Obtener las tablas de verdad de los Flip Flop: RS, D, JK y T. Identificar las diferencias entre un Flip-Flop y un “latch” de tipo D. Observar el efecto del reloj en los Flip Flop temporizados y la sincronía de entrada – salidas. 

Componentes del laboratorio

ACTIVIDADES PREVIAS • • •

Realice los diagramas de estados de los flip flops tipo RS, JK, D y T. Investigar los diagramas esquemáticos de los CI’s utilizados en estas prácticas, así como sus tablas de verdad. Para la segunda parte, traer implementado con el CI 7476, el circuito generador de combinaciones de la figura 1.

Figura 1.

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DESARROLLO DE LA PRÁCTICA. PRIMERA PARTE: Celdas básicas con compuertas •

Celda básica “RS”

•

Implemente el circuito de la figura. Colocando LEDS a las salidas, polarizados mediante resistencias de 220 Ω.

• Obtenga la tabla de verdad característica y anote los resultados en la tabla NOTA: Verifique siempre las condiciones iniciales.

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Qt 0 0 0 0 1 1 1 1

R

S

Qt+1

Q’t+1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0

1

1

0

0

1

x

x

1

0

1

0

0

1

x

x

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•

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Celda básica “RS” temporizada LOGI CA SECUENCI AL



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Modifique el circuito anterior para obtener el circuito de la figura.

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•

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Obtenga la tabla de verdad, para este circuito. Simule el pulso de reloj con el interruptor CLK. Anote los resultados en la tabla. Compare las dos tablas: ¿Cuál es la diferencia? Concluya. CLK = 0 CLK = 1

Qt 0 0 0 0 1 1 1 1

R 0 0 1 1 0 0 1 1

S 0 1 0 1 0 1 0 1

Qt+1

Q’t+1

Qt+1

Q’t+1

Estado anterior

Estado anterior

0

1

Estado anterior

Estado anterior

1

0

Estado anterior

Estado anterior

0

1

Estado anterior

Estado anterior

*

*

Estado anterior

Estado anterior

1

0

Estado anterior

Estado anterior

1

0

Estado anterior

Estado anterior

0

1

Estado anterior

Estado anterior

*

na

e

CONCLUSION; Pude observar que cuando la señal de reloj (CLK) LA ponemos en un estado lógico bajo (0) la tabla siempre me va a mostrar la salida anterior. Si el resultado anterior fue (1) y pongo la señal clk en bajo, no importa que combinación realice en sus entradas la tabla siempre me va a mostrar (1) en este caso. •

Flip–Flop D activado por nivel (latch)

•

Modifique el circuito anterior para obtener el “latch” tipo “D” de la figura. Conecte sus entradas como se indica y coloque LEDS a las salidas, polarizados mediante resistencias de 220 Ω.

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•

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Obtenga la tabla de verdad característica, teniendo cuidado de establecer en el circuito las condiciones iniciales correctas. Anote los resultados en la tabla. CLK 0 0 0 0 1 1 1 1

Qt

D

Qt+1

Q’t+1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

0

1

1

0

0

1

1

0

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• Invierta las entradas D y CLK y repita el paso 6. Analice y

concluya. CLK 0 0 0 0 1 1 1 1

Qt

D

Qt+1

Q’t+1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

Estado anterior

1

0

1

0

1

0

1

0

Conclusión: Observando las tablas y realizando el cambio de CLK con D, se concluye que cuando el valor de Q=1 y cuando D=0, permanece el estado anterior=1; y si Q=0 y D=0 permanece en el estado anterior =0. Dando como conclusión que siempre que la señal de reloj o CLK en éste caso D se hace igual a cero (D=0), muestra el Estado Anterior explicado en el primer ejercicio de conclusión. La conclusión que se pudo obtener al momento de invertir las entradas de CLK y D, fue que el estado de memoria y el estado siguiente Qn+1 era la respuesta contraria al momento de invertir las entradas.

SEGUNDA PARTE: Circuitos integrados Flip-Flops y latch’s. •

Latch “D” y Flip-Flop “D”

Los conceptos de “latch” y Flip-Flop a veces son tomados (erróneamente) como sinónimos. La principal diferencia radica en que un “latch” responde al nivel (ya sea alto o bajo) de una señal de reloj, mientras que un Flip-Flop solo lo hace únicamente en las transiciones (ascendentes o descendentes).

8. Con los CI’s 74LS74 y 74LS75, implemente el circuito mostrado en la figura, verificando que las señales asíncronas se conectan c orrectamente.

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9. Aplique con el generador una señal TTL de 10 KHz y con la ayuda del osciloscopio, elabore el diagrama de tiempo que contenga las salidas del generador (entradas “D”, “E” y CLK) y las salidas “Q’s” del “latch y del Flip-Flop. Dibújelas en hojas cuadriculadas.

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Flip-Flop “JK” 10. Con el CI 7476 implemente el Flip–Flop tipo “JK” mostrado en la figura . Conecte las entradas clear y preset en estado alto.

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11. Con ayuda del osciloscopio, realice un diagramas de tiempo con CLK, J, y Q; dibuje en papel cuadriculado. NOTA: Recuerde verificar en estos circuitos, la presencia de los flancos y no el pulso.

12. Intercambie las entradas J y K realice un nuevo diagrama de tiempos. Analice y Concluya.

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Conclusión; Que la señal de salida no solo depende de la señal clk o (pulso de reloj) Flip–Flop Tipo “T” 13. Interconecte las dos entradas J y K del circuito de las figura anterior, para convertirlo en un Flip–Flop tipo “T”, y conecte esta entrada a la salida B del generador de combinaciones.

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14. Con el nuevo circuito, obtenga el diagrama de tiempos.

15. Invierta las entradas T y CLK y obtenga un nuevo diagrama de tiempo. Analice y Concluya

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